Intel Panther Lake Teardown — Semianalysis 重點整理

Intel 18A 製程技術拆解：首度商用 PowerVia 背面供電與 RibbonFET，密度追平 $TSM N3E

—Intel 18A 採四層奈米片 RibbonFET 與 PowerVia 背面供電，將供電網絡移至晶圓背面（BM0-BM5），正面專注信號傳遞（M0-M14），並以鉬襯墊鎢 nano-TSV 導通接觸層與背面銅線。
—實測顯示 18A 運算邏輯在 Bohr 標準單元模型下密度追平 $TSM N3E，且較 Intel 3 提升 18.6%，但峰值密度仍未超越台積電 N3P、N2 或三星 SF2。

18A 透過四層奈米片 RibbonFET 與背面供電解除金屬繞線瓶頸，使 M0 導線截面積達 $TSM N3E 的 2.63 倍，有效壓低線路電阻。然而實測邏輯密度僅追平 N3E 且落後 N3P 與 N2，加上雙層氧化鋁蝕刻停止層與背面介電層帶來寄生電容與熱阻挑戰。18A 率先實現 GAA 與背面供電商用化，但電晶體密度尚未拉開優勢，台積電新一代節點依然掌握領先標準

Panther Lake 晶粒架構與 Foveros-S 封裝：Xe3 晶粒顯現代工落差，NPU 5 面積縮減近四成

—Panther Lake 採用 Foveros-S 2.5D 封裝，將 18A 運算晶粒、Xe3 GPU 晶粒與 I/O 晶粒組裝於無源矽中介層上，實測晶粒間微凸塊間距達 25.24 微米，緊密於官方標稱之 36 微米。
—相較前代取消獨立 SoC 晶粒，將記憶體控制器、PHY 與 NPU 5 整合至 18A 運算晶粒；NPU 5 藉由計算單元減半與原生 FP8 達成 36.9% 面積縮減。

先進封裝中期

Foveros-S 異質封裝讓 $INTC 將高成本的 18A 限縮在運算晶粒，低延遲微凸塊間距僅 25 微米，有效平衡良率與晶圓成本。同架構 Xe3 GPU 在 Intel 3 與 $TSM N3E 實測對比顯示，台積電版本核心縮小 35%、L2 快取密度高出 30% 至 62%。小晶粒異質整合有效緩解先進節點成本與缺陷風險，但同一架構跨節點對比直接映照出 Intel 自家製程與台積電在密度上的真實代差

Intel 製造復興成效檢驗：四年五節點實體落地，但製程霸權與伺服器劣勢尚未逆轉

—Pat Gelsinger 提出的「四年五節點」隨 18A Panther Lake 正式出貨達成關鍵工程里程碑，成功修復了自 14nm/10nm 延宕以來動搖的消費端 CPU 產品路線。
—然而高階 GPU 仍須依賴 $TSM N3E 代工，且在伺服器市場 Xeon 仍顯著落後當前 $AMD 與 Arm 架構處理器的效能、能效與核心密度。

$INTC 長期

Panther Lake 18A 實體晶片出貨證明製造研發已走出十奈米泥淖，成功兌現 RibbonFET 與 PowerVia 落地並修復消費級處理器節奏。但 18A 邏輯密度僅打平 $TSM N3E 且落後 N2，高階繪圖晶粒仍難脫台積電代工，伺服器市場更持續受 $AMD 壓制。Panther Lake 標誌著製造執行力重回正軌的里程碑，但尚未重建 10nm 前的絕對製程霸權，長期代工與產品勝負仍取決於量產良率與全產品線競爭力

半導體長期

半導體邁向兩奈米世代迎來閘極環繞與背面供電兩大結構變革，Intel 率先將兩者集於 18A 一役，推動製造技術實質躍進。但隨著 $TSM N2/A16 與三星 SF2 陸續推進，整體先進節點競爭已轉向架構優化、量產良率與先進封裝生態系的綜合較量。晶體管架構世代交替全面拉開序幕，單一技術首發難以形成絕對護城河，晶圓代工競爭將由生態系與良率成本全面定調

每天早上,收件匣見

53 位中英文財經 KOL 的觀點,每天自動整理成一份日報。免費,隨時可退訂。

免費訂閱